ProbeFox Network Tester Hardware

Führende Quellen

• Privates Hardware-Repository: probefox/network-tester-hardware
• Customer-Ops: probefox/customer-ops für Kontext, Changes, Nachweise und Runbooks
• KiCad-Arbeitsprojekt: hardware/Network_Tester_RevB/

Der unveränderte Projektbestand vor dem nativen KiCad-Redesign ist im Hardware-Repository unter prestate/Probefox_Anjana/ mit Commit 68a4895 gesichert. Der versionierte native RevB-Ausgangspunkt ist Commit f689606.

Arbeitsregeln

• Änderungen an Schaltplan und Board erfolgen ausschließlich im Hardware-Repository.
• Vor jeder KiCad-Änderung wird der betroffene Prestate über den lokalen KiCad-MCP gelesen und anschließend die betroffene Prüfung zurückgelesen.
• Es gibt gleichzeitig nur einen Writer für Schaltplan und Board.
• Der historische V1-Bestand und die Produktionsdaten bleiben unverändert.
• Mechanik und sechslagiger Produktions-Stackup bleiben Referenz; ausschließlich USB-C wird gemäß Redesign-Vorgabe exakt 2,00 mm zur Boardkante versetzt.

Aktueller Stand

Das native KiCad-10-Projekt ist strukturell lesbar und als noch nicht freigegebener Redesign-Ausgangspunkt versioniert. Bestehende ERC-/DRC-Befunde sind Bestandteil des offenen Arbeitsstands und noch kein Fertigungsfreigabenachweis.

Verifizierte Checkpoints bis Commit d8fc736 umfassen die RGMII-Verbindung einschließlich RX_CTL auf AM3358 J17, die getrennten PHY-Netze RESET/RSET, die 1,8-V-RGMII-Domain, den exakt 2,00-mm-USB-C-Versatz und die Trennung von DDR_ODT und DDR_DQSN1. D4 verwendet jetzt einen projektlokalen, portablen Footprint mit Pad 1/A auf VPORTN, Pad 2/K auf VPORTP und rechter Kathodenmarkierung; die Board-Netze wurden dabei nicht verändert. Eine aktive 1,5-mm-Custom-Rule prüft 24 identifizierte PoE-Primärnetze gegen alle nichtprimären Kupferobjekte. Der Baseline-DRC weist damit 27 konkrete Isolationsverstöße aus. C37 ist inzwischen als Knowles Syfer 1812YA250222MJRSYS / JLCPCB C19468256 (Extended) im Schaltplan und Board umgesetzt. Die dokumentierte Anwendung ist auf IEC 62368 begrenzt; die System-Isolationsprüfung bleibt erforderlich. Nach kontrollierter Zonenfüllung und kurzem GND_POE-Anschluss ist C37 elektrisch verbunden und erzeugt keinen Isolationsregelverstoß. Der importbedingte Gesamt-DRC sank von 1872 auf 1781 Meldungen; eine Footprint-Bibliotheksvergleich-Warnung und die übrigen Barriereverstöße bleiben offen. Das Gesamtprojekt ist weiterhin nicht fertigungsfreigegeben.

Die RGB-Kette LED1-LED3 verwendet nun WS2812B-MINI-V6 und wird zusammen mit C191-C193 aus VDD_3V3B versorgt. Damit ist die Versorgung über den TPS65217-SYS-Pfad in PoE-, USB-C- und Batteriebetrieb angelegt. D19 und R124 bleiben nur als DNP-Servicefootprints; RGB_STATUS_LED führt direkt über R123 = 330 Ohm. Die isolierte historische VDD-5-V-Via bei C193 wurde entfernt. Der Schaltplan validiert mit 0 Fehlern/0 Warnungen, der DRC sank von 1790 auf 1789 Meldungen und zeigt in den bearbeiteten A3-Bereichen keinen lokalen kritischen Befund. A3 ist damit auf Schaltplan-/PCB-Ebene verifiziert; der Betriebsarten-Test folgt am Prototyp.

Die RGMII-Spannungsdomäne ist für den Design-Freeze konsistent auf 1,8 V festgelegt. Der finale KiCad-MCP-Netzlistenexport bindet AM3358 VDDSHV5 K14/L14 und Marvell 88E1512 VDDO/VDDO_SEL an denselben gefilterten 1,8-V-Pfad. Der Herstellerabgleich dokumentiert 1,71-1,89 V, maximal 50 mVpp Rauschen und TPS65217D-LDO3 mit 400 mA Ausgangsbereich. Das konservative Designbudget beträgt 170 mA und bleibt unter der bis 200 mA charakterisierten 1,8-V-Lastregelung. Vor Serienfreigabe bleiben Worst-Case-Messung und der Marvell-Register-Readback für aktiviertes 1,8-V-VDDO zwingend.

Im PoE-Pfad wurden zwei konkrete Polaritätsfehler korrigiert: D8 führt jetzt von der T1-Hilfswicklung über die Anode zur Kathode an PVCC; D14 führt von ITH/RUN über die Anode zur Kathode am Optokoppler N2. Die Netzliste und PCB-Pads bestätigen beide Richtungen. A4 ist trotzdem nicht freigegeben: LTC4267-3 arbeitet fest mit 300 kHz, während PA1138NLT für 200 kHz spezifiziert ist. Magnetik, Peakstrom, Snubber und Regelschleife müssen neu gerechnet und unter Last validiert werden.

Für A5 ist der Schaltplanpfad umgesetzt: TPS65217D TS (U1/11), TP2, der externe TDK B57550G1103F000 (10 kOhm), R125 = 75,0 kOhm und der lokale 10-kOhm-DNP-Tie-off R126 liegen gemeinsam auf TS_NTC; alle unteren Anschlüsse liegen auf GND. Das projektlokale Footprint NTC_WIRE_2P5_RELIEF enthält zwei NTC-Lötpads und zwei 1,0-mm-NPTH- Zugentlastungsbohrungen. RT1 ist auf F.Cu bei (143.500, 75.000) mm platziert, R125/R126 liegen servicefreundlich auf B.Cu; TS_NTC wird über B.Cu/In4.Cu geführt. Der MCP-DRC meldet im vollständigen A5-Fenster keinen Kurzschluss, Clearance-, Bohrungs-, Soldermask-, Dangling- oder Track-Crossing-Verstoß. Die 24 Edge-Cuts-Objekte sind gegenüber dem eingecheckten Prestate geometrisch unverändert. Der globale importbedingte DRC-Stand von 1790 Meldungen bleibt offen und ist keine Fertigungsfreigabe.